Synchroniczna dynamiczna pamięć o dostępie swobodnym - Synchronous dynamic random-access memory

Pamięci komputera typy
Lotny
Baran
NAPARSTEK SDRAM DDR GDDR HBM SRAM
Historyczny
Rura Williams Kilburn (1946/47) Opóźnienie pamięci linia (1947) Mellon pamięci optycznej (1951) Rura Selectron (1952) Lampa Zliczająca T-RAM (2009) Z pamięci RAM (2002-2010)
Nieulotna
ROM
mask ROM BAL STUDENCKI EPROM EEPROM Pamięć flash
NVRAM
ReRAM
Wczesne stadium NVRAM
FeRAM MRAM PCM ( 3D XPoint ) pamięć FeFET
Magnetyczny
Taśma magnetyczna Dysk twardy
Optyczny
Dysk optyczny
w rozwoju
CBRAM pamięć Racetrack NRAM millipede FJG RAM
Historyczny
Przechowywanie danych papieru (1725) Pamięć Drum (1932) Pamięć magnetyczną rdzeń (1949) Ocynkowana drut pamięci (1957) Pamięć rdzeń liny (1960) Pamięć cienkowarstwowy (1962) Paczka Disk (1962) Pamięć Twistor (~ 1968) Pamięć bańka (~ 1970) Dyskietki (1971)
v T mi

SDRAM ( SDRAM ) jest dowolną pamięć dynamiczna o dostępie bezpośrednim (DRAM), w którym operacja jej zewnętrznego interfejsu stykowego jest koordynowany przez dostarczaną z zewnątrz sygnału zegarowego .

DRAM scalone (ICS) produkowane od roku 1970 do początku 1990 użył asynchroniczny interfejs, w którym sygnały sterujące wejście mają bezpośredni wpływ na funkcje wewnętrzne tylko opóźnione przez podróż po swoich ścieżkach półprzewodnikowych. SDRAM ma synchroniczny interfejs, przy czym zmienia się na wejścia sterujące są rozpoznawane po zboczu narastającym jego wejścia zegarowego. W rodzinach SDRAM standaryzowanych przez JEDEC , sygnał zegara steruje Stepping wewnętrznego automat skończony , który reaguje na przychodzących poleceń. Polecenia te można potokowych w celu zwiększenia wydajności, z wcześniej rozpoczęła działalność ukończenie natomiast nowe polecenia są odbierane. Pamięć jest podzielona na kilka rozmiarów, ale równie niezależne sekcje zwane banki , dzięki czemu urządzenie do pracy w komendzie dostępu do pamięci w każdym banku i jednocześnie przyspieszyć dostęp w przeplatanej mody. Pozwala to na osiągnięcie większej SDRAM współbieżność i wyższe transfery niż asynchroniczne DRAM mógł.

Montaż rurociągów oznacza, że chip może zaakceptować nowego polecenia, zanim zakończy przetwarzanie poprzedniego. Dla potokowym zapisu, polecenia write można natychmiast następuje innego polecenia bez oczekiwania na dane, które mają być zapisane do tablicy pamięci. Dla potokowym odczytu, żądane dane pojawia się z ustalonej liczby cykli (opóźnienia) po poleceniu odczytu, w którym dodatkowe polecenia może zostać wysłana.

Historia

Pierwszy komercyjny był SDRAM Samsung KM48SL2000 chip pamięci , który miał pojemność 16 MB . Został on wyprodukowany przez Samsung Electronics przy użyciu CMOS (komplementarny metal-tlenek-półprzewodnik ) procesu produkcji w 1992 roku, a do masowej produkcji w roku 1993. Do roku 2000 SDRAM zastąpił praktycznie wszystkie inne rodzaje pamięci DRAM w nowoczesnych komputerach , z powodu jego większej wydajności ,  

SDRAM opóźnienia nie jest z natury niższe (szybsze) niż asynchronicznego DRAM. Rzeczywiście, na początku SDRAM była nieco mniejsza niż równoczesne rozerwanie EDO DRAM ze względu na dodatkową logikę. Korzyści wynikające z wewnętrznego buforowania SDRAM pochodzi od jego zdolności do operacji przeplatania do wielu banków pamięci, co zwiększa efektywną przepustowość .

Dziś praktycznie wszystkie SDRAM jest wyprodukowany zgodnie z normami określonymi przez JEDEC , stowarzyszenie przemysłu elektronicznego, który przyjmuje otwarte standardy w celu ułatwienia współdziałania elementów elektronicznych. JEDEC formalnie przyjęła pierwsze standardu SDRAM w 1993 roku, a następnie przyjęty innych standardów SDRAM, w tym dla DDR , DDR2 i DDR3 SDRAM .

Double Data Rate SDRAM, znany jako DDR SDRAM , został po raz pierwszy wykazano w 1997 roku przez firmę Samsung Samsung wypuścił pierwszy komercyjny procesor DDR SDRAM (64 Mb ) w czerwcu 1998 roku, a następnie wkrótce po przez Hyundai Electronics (obecnie Hynix ) tego samego roku. 

SDRAM jest również dostępna w zarejestrowanych odmian, dla systemów, które wymagają większej skalowalności, takich jak serwery i stacje robocze .

Dzisiaj największych producentów na świecie SDRAM obejmują: Samsung Electronics , Panasonic , Micron Technology oraz Hynix .

wyczucie czasu

Istnieje kilka ograniczeń wydajności DRAM. Najbardziej znany jest czas cyklu odczytu, czas między kolejnymi operacjami odczytu do otwartej rzędu. Ten czas spadła od 10 ns dla 100 MHz SDRAM 5 ns DDR-400, ale pozostaje względnie niezmieniona przez DDR2-800 i DDR3-1600 pokoleń. Jednak przez działające obwody interfejsu w coraz wyższych wielokrotności podstawowej odczytu razie, osiągalna przepustowość wzrosła gwałtownie.

Innym ograniczeniem jest opóźnienie CAS czas pomiędzy dostarczając adres kolumny i otrzymywania odpowiednich danych. Ponownie, to pozostał względnie stałym poziomie 10-15 ns przez ostatnie kilka pokoleń DDR SDRAM.

W trakcie pracy, opóźnienie CAS szereg specyficznych cykli zegarowych zaprogramowane w trybie rejestru SDRAM i oczekiwane przez sterownik pamięci DRAM. Każda wartość może być zaprogramowana, ale SDRAM nie będzie działać poprawnie, jeśli jest zbyt niska. Przy wyższych częstotliwości taktowania, okres latencji CAS cykli naturalnie wzrasta. 10-15 d 2-3 cykle (CL2-3) zegara 200 MHz 400 DDR SDRAM CL4-6 do DDR2-800 i CL8-12 do DDR3-1600. Wolniejsze cykle zegarowe naturalnie umożliwić niższe liczby cykli cas latencję.

Moduły SDRAM mają swoje dane synchronizacji, która może być wolniejszy niż w przypadku wiórów w module. Po raz pierwszy pojawił się 100 MHz SDRAM chipsy, niektórzy producenci sprzedane „100 MHz” modułów, które nie mogą niezawodnie działać w tym szybkości zegara. W odpowiedzi Intel opublikował PC100 standard, który nakreśla wymagania i wytyczne dotyczące wytwarzania modułu pamięci, który może działać niezawodnie przy 100 MHz. Standard ten był szeroko wpływowy, a termin „PC100” szybko stał się wspólny identyfikator dla modułów SDRAM 100 MHz, a moduły są obecnie powszechnie oznaczony „PC” numery -prefixed ( PC66 , PC100 lub PC133 - choć rzeczywistego znaczenia liczb zmienił się).

SDR SDRAM

Początkowo po prostu znany jako SDRAM , jeden SDRAM Szybkość transmisji danych może przyjąć jedno polecenie i przenieść jedno słowo danych na cykl zegara. Typowe częstotliwości zegara w 100 i 133 MHz. Układy są wykonane z różnych rozmiarach magistrali danych (najczęściej 4, 8 lub 16 bitów), lecz układy są zwykle zmontowane w 168-pin DIMM odczytujących i zapisujących 64 (nie ECC) lub 72 ( ECC ) bitów na raz ,

Zastosowanie magistrali danych jest skomplikowane i wymaga skomplikowanego DRAM obwodu sterownika. To dlatego, że dane zapisywane do pamięci DRAM muszą być przedstawione w tym samym cyklu jako polecenie zapisu, ale czyta wyjście wytwarzać 2 lub 3 cykle po poleceniu odczytu. Kontroler DRAM musi zapewnić, że magistrala danych nie jest wymagana do odczytu i zapisu w tym samym czasie.

Typowe szybkości zegara SDR SDRAM jest 66, 100, i 133 MHz (okresy po 15, 10 i 7,5 ns), odpowiednio, oznaczono PC66, PC100 i PC133. Zegar stawki do 200 MHz były dostępne. To działa przy napięciu 3,3 V. dnia

sygnały sterujące

Wszystkie polecenia są planowane w stosunku do narastającym zboczu sygnału zegarowego. Ponadto zegara jest sześć sygnałów sterujących, głównie aktywny poziom niski , które są próbkowane na narastającym zboczu zegara:

• CKE zegar włączyć. Gdy ten sygnał jest niski, zachowuje się tak, jakby chipowe zegar został zatrzymany. Brak polecenia są interpretowane i czasy latencji komenda nie upłynąć. Stan pozostałych liniach kontrolnych nie jest istotne. Efektem tego sygnału jest rzeczywiście opóźniony o jeden cykl zegara. Oznacza to, że obecne wpływy cyklu zegara, jak zwykle, ale następujący cykl zegara jest ignorowane, z wyjątkiem ponownie testuje wejście CKE. Działania normalne wznowienie na narastającym zboczu zegara po jednej gdzie CKE jest próbą wysokie. Innymi słowy, wszystkie inne operacje chipowe są planowane w stosunku do rosnącej krawędzi zamaskowany zegara. Zamaskowany zegar jest logiczną AND zegara wejściowego i stanu sygnału CKE podczas poprzedniego narastającym zboczu zegara wejściowego.
• CS Chip wybrać. Gdy sygnał ten jest wysoki, układ ignoruje wszystkie pozostałe wejścia (za wyjątkiem CKE) i działa jako jeśli otrzyma polecenie NOP.
• DQM dane maskować. (Litera P pojawia się, ponieważ po cyfrowych konwencji logicznych, linie danych są znane jako „DQ” linii). W przypadku wysokości, dane te sygnały zahamować We / Wy. Kiedy towarzyszące zapisu danych, dane nie są faktycznie zapisywane do pamięci DRAM. Kiedy stwierdził wysokie dwa cykle przed odczytu cyklu odczytu danych nie jest wyprowadzany z chipem. Jest jeszcze jedna linia DQM na 8 bitów w układzie pamięci x16 lub DIMM.

sygnały sterujące

• RAS , strobujący adres wiersza. Pomimo nazwy, to nie sygnalizatora optycznego, ale raczej po prostu komenda bit. Wraz z CAS i MY , to wybór jednego z ośmiu poleceń.
• CAS , adres kolumna stroboskop. Nie jest to również stroboskop, raczej nieco poleceń. Wraz z RAS i MY , to wybór jednego z ośmiu poleceń.
• MY , pisać włączyć. Wraz z RAS i CAS , to wybór jednej z ośmiu poleceń. Na ogół rozróżnia odczytu jak poleceń z write-like poleceń.

Wybór banku (BAN)

Urządzenia SDRAM są wewnętrznie podzielony albo dwa, cztery, osiem niezależnych banków danych wewnętrznymi. Od jednego do trzech wejść adresowych Bank (BA0, BA1 i BA2) służą do wybierania, który bank polecenie jest skierowany.

Adresowanie (A10 / An)

Wiele poleceń również użyć adresu podane na stykach wejścia adres. Niektóre polecenia, które albo nie używają adresu, lub przedstawić adres kolumny, a także korzystać z A10 do wyboru wariantów.

Polecenia

Polecenia są zdefiniowane w następujący sposób:

CS	RAS	CAS	MY	BA n	A10	n	Komenda
H	x	x	x	x	x	x	Blokada polecenie (bez operacji)
L	H	H	H	x	x	x	Bez operacji
L	H	H	L	x	x	x	Burst zakończyć: zatrzymanie odczytu rozerwanie lub pęknięcie zapis w toku
L	H	L	H	Bank	L	kolumna	Czytaj: czytaj serię danych z aktualnie aktywnego rzędu
L	H	L	H	Bank	H	kolumna	Czytaj z auto Precharge: jak wyżej, a precharge (zamknij wiersz) po zakończeniu
L	H	L	L	Bank	L	kolumna	Zapis: napisać serię danych do aktualnie aktywnej rzędu
L	H	L	L	Bank	H	kolumna	Zapis z auto Precharge: jak wyżej, a precharge (zamknij wiersz) po zakończeniu
L	L	H	H	Bank	rząd		Aktywny (aktywacja): Otwórz wiersz poleceń odczytu i zapisu
L	L	H	L	Bank	L	x	Wstępnego naładowania: wyłączanie (blisko) obecny rząd wybranego banku
L	L	H	L	x	H	x	Wstępnego naładowania wszystkie: wyłączanie (blisko) obecny rząd wszystkich banków
L	L	L	H	x	x	x	Automatyczne odświeżanie: jeden wiersz odświeżania każdego banku, wykorzystując wewnętrzny licznik. Wszystkie banki muszą być wstępnie naładowane.
L	L	L	L	0 0	tryb		Tryb obciążenie rejestr: A0 przez A9 są ładowane do konfiguracji chip DRAM. Najbardziej znaczące ustawienia CAS opóźnienia (2 lub 3 cykle) i seria długość (1, 2, 4 lub 8 cykli)

Wszystkie pokolenia SDRAM (SDR i DDRx) wykorzystują zasadniczo te same polecenia, ze zmiany są:

• Dodatkowe bity adresowe do obsługi większych urządzeń
• Dodatkowe bankowe wybierz bitów
• Szersze rejestry tryb (DDR2 z korzystania 13 bity A0-A12)
• Dodatkowe rejestry trybie rozszerzonym (wybrane bity adresu banku)
• DDR2 usuwa wybuch polecenie zakończenia; DDR3 przypisuje je jako „kalibracji” ZQ
• DDR3 i DDR4 użycie A12 podczas odczytu i zapisu polecenia, aby wskazać „rozerwanie chop”, transfer danych halflength
• DDR4 zmienia kodowanie polecenia aktywować. Nowy sygnał ACT Kontroluje on, w których inne przewody sterujące są wykorzystywane jako bity adresu rzędu, 16, 15 i 14. Po ACT jest wysoka, inne polecenia są takie same jak powyżej.

Budowa i eksploatacja

Na przykład, 512  MB SDRAM DIMM (zawiera 512  MIB ( mebibytes ) = 512 x 2 ²⁰ bajtów = 536.870.912 bajtów dokładnie) może być wykonana z ośmiu do dziewięciu wiórów SDRAM, każda zawierająca 512  Mb pamięci, a każdy z nich przyczynia się 8 bitów do 64 lub 72 bitów szerokości DIMM jest. Typowym 512 Mbit SDRAM wióra zawiera wewnętrznie cztery niezależne 16 MB ( MiB ) Banki pamięci. Każdy bank ma tablicę 8192 wierszy 16384 bitów każdy. (2048 8-bitowe kolumny). Bank jest albo bezczynności, aktywny, lub zmienia się od jednego do drugiego.

Aktywna komenda aktywuje bezczynności bank. Przedstawia dwa-bitowy adres banku (BA0-BA1) i 13-bitowy adres wiersza (A0-A12), i powoduje odczyt z tego wiersza do tablicy banku wszystkich Wzmacniacze 16384 kolumn. Znane jest to również jako „otwór” rzędu. Operacja ta powoduje boku odświeżania dynamicznego (pojemnościowy) komórek pamięciowych tego rzędu.

Gdy rząd został aktywowany lub „otwarty”, czytać i pisać komendy są możliwe do tego wiersza. Aktywacja wymaga minimalnej ilości czasu, zwane opóźnieniem rzędu do kolumny lub t _RCD przed odczytuje lub zapisuje może wystąpić. Tym razem, z zaokrągleniem w górę do najbliższej wielokrotności okresu zegara, określa minimalną liczbę cykli oczekiwania między z aktywnego polecenia i odczytu lub zapisu polecenia. Podczas tych cykli czekaj, dodatkowe polecenia mogą być wysyłane do innych banków; ponieważ każdy bank działa całkowicie niezależnie od siebie.

Zarówno czytać i pisać komendy wymagają adres kolumny. Ponieważ każdy układ dostępu osiem bitów danych w czasie, istnieje 2048 możliwych adresów kolumna wymagając jedynie 11 linii adresowych (A0-A9, A11).

Kiedy odczyt polecenia wydawane SDRAM spowoduje odpowiednie dane wyjściowe na liniach DQ w czasie narastającego zbocza zegara kilka cykli zegara później, w zależności od konfiguracji opóźnienia CAS. Kolejne słowa wybuch będzie produkowany w czasie kolejnych rosnących krawędzi zegara.

Zapisu poleceń towarzyszą dane mają być zapisane w ruchu na linii DQ podczas samego narastającym zboczu zegara. Obowiązkiem kontrolera pamięci, aby upewnić się, że nie jedzie SDRAM odczytu danych na linii DQ jednocześnie, że musi jechać do zapisu danych na tych liniach. Można to zrobić poprzez czekanie aż wybuch zakończeniu odczytu, poprzez wypowiedzenie odczytu pęknąć, lub za pomocą przewodu sterującego DQM.

Kiedy kontroler pamięci musi przejść inny wiersz, musi najpierw powrócić Wzmacniacze tego banku do stanu czuwania, gotowy do wyczuwania następny wiersz. Jest to znane jako „wstępnego naładowania” operacja, albo „Z” w rzędzie. Precharge można dowodził jednoznacznie, czy to może być wykonywane automatycznie po zakończeniu operacji odczytu lub zapisu. Ponownie, jest to minimalny czas, opóźnienie precharge rząd, t _RP , który musi upłynąć, zanim tego wiersza jest w pełni „zamknięte”, a więc bank jest bezczynny w celu uzyskania innego polecenia aktywować tego banku.

Chociaż odświeżanie rzędzie jest automatyczne efektem ubocznym uaktywnieniem, jest minimalny czas ten cel, który wymaga minimum czasu dostępu t rzędów _RAS opóźnienia, pomiędzy położeniem aktywnym polecenia otwarcia wiersza i odpowiedniego polecenia wstępnego naładowania zamykania. Ograniczenie to jest zwykle znacznie niższe od wymaganych do odczytu i zapisu do wiersza poleceń, więc jego wartość ma niewielki wpływ na typowej wydajności.

interakcje dowodzenia

Komenda żadna operacja nie zawsze jest dozwolone, natomiast polecenie Rejestr tryb obciążenie wymaga, aby wszystkie banki są w stanie spoczynku, a opóźnienie potem, aby zmiany odniosły skutek. Polecenie automatycznego odświeżania wymaga również, że wszystkie banki są w stanie spoczynku, i trwa cykl odświeżania czasu t _RFC , aby powrócić chip do stanu bezczynności. (Czas ten jest zazwyczaj równa się t _RCD + T _RP ). Tylko inne polecenia, które jest dozwolone na jałowym brzegu jest aktywne polecenie. Trwa to, jak wspomniano powyżej, t _RCD przed rzędu jest całkowicie otwarty i może przyjmować poleceń odczytu i zapisu.

Jeżeli bank jest otwarty, istnieją cztery komendy dozwolone: ​​odczyt, zapis, burst zakończyć i precharge. Odczytywać i zapisywać polecenia rozpocząć wybuchy, które mogą być przerwane przez następujące polecenia.

Przerwanie odczytu wybuch

Odczyt, rozerwanie zakończyć, lub komenda precharge mogą być wydawane w dowolnym momencie po poleceniu odczytu i przerywa czytaj wybuchnął po skonfigurowanym opóźnieniem CAS. Więc jeśli polecenie odczytu wydanej cyklu 0, kolejna komenda odczytu jest wydawane na cyklu 2, a opóźnienie CAS jest 3, a następnie pierwsze polecenie odczytu rozpocznie pęknięcie danych podczas cykli 3 i 4, a wyniki z drugiego przeczytane komenda pojawi począwszy cyklu 5.

Jeśli polecenie wydane na cyklu 2 zostały wybuchnął wypowiedzenia lub precharge aktywnego banku, wtedy nie ma wyjścia byłyby generowane podczas cyklu 5.

Chociaż odczytu przerywania może być do dowolnego aktywnego banku, polecenie precharge będzie tylko przerwanie odczytu pęknąć, jeśli jest w tym samym banku lub wszystkich banków; komenda precharge do innego banku nie spowoduje przerwanie odczytu wybuchnąć.

Przerwanie odczytu rozerwanie przez komendę zapisu jest możliwe, ale trudniejsze. Można to zrobić, jeśli sygnał DQM służy do wyjścia z SDRAM stłumić tak, że kontroler pamięci może jechać danych przez linie DQ do SDRAM w czasie operacji zapisu. Ponieważ skutki DQM na odczyt danych są opóźnione o dwa cykle, ale efekty DQM dotyczące zapisu danych są natychmiastowe, DQM musi być podniesiony (do maskowania danych odczytanych) począwszy co najmniej dwa cykle przed komendą zapisu, ale musi być obniżona dla cykl polecenia write (zakładając polecenie zapisu ma mieć wpływ).

Robi to tylko w dwóch cyklach zegara wymaga starannej koordynacji pomiędzy czasem potrzebnym na SDRAM wyłączyć swoje wyjście na krawędzi zegara i czasu dane muszą być dostarczone jako wsad do pamięci SDRAM do pisania na poniższym krawędzi zegara. Jeśli częstotliwość zegara jest zbyt wysoki, aby zapewnić wystarczającą ilość czasu, mogą być wymagane trzy cykle.

Jeśli komenda odczytu obejmuje auto-Precharge The precharge zaczyna się ten sam cykl jak polecenie przerywającego.

Burst zamawiania

Nowoczesny mikroprocesor z pamięcią podręczną będzie pamięci ogólnie dostęp w jednostkach linii cache . Aby przenieść linię cache 64-bajtowy wymaga ośmiu kolejnych dostępów do pamięci DIMM 64-bitowym, który może być wywołany przez cały jednego polecenia odczytu lub zapisu przez skonfigurowanie chipów SDRAM, korzystając z rejestru trybie wykonać osiem haseł wybuchy . Linia cache pobierania jest zwykle wywołane przez odczytywane z określonego adresu i SDRAM umożliwia „krytyczne słowa” linii cache być najpierw przekazane. ( „Słowo” odnosi się tutaj do szerokości wióra SDRAM lub DIMM, który jest 64 bitów dla typowego DIMM.) Wióry SDRAM dwa możliwe Konwencje zamawiania pozostałych słów w linii pamięci podręcznej.

Wybuchy zawsze dostęp wyrównany blok BL kolejnych słów rozpoczynających się wielokrotności BL. Tak więc, na przykład, cztery słowo wybuch dostęp do dowolnego adresu kolumny od 06:56 powróci słowa cztery do siedmiu. Kolejność jednak zależy od żądanego adresu i skonfigurowany wybuchnął opcja Typ: sekwencyjny lub przeplatane. Zazwyczaj, sterownik pamięci będzie wymagać jednego lub drugiego. Gdy długość serii jest jedna lub dwie, typu pęknięcie nie ma znaczenia. Na długości rozerwanie jednego, wezwana słowo jest tylko słowem dostępne. Dla długości impulsów z dwóch, o słowo uzyskać pierwszy i drugi wyraz w wyrównanym bloku dostępu sekund. To jest następujące słowo nawet jeśli został podany adres, a poprzednie słowo czy nieparzysty adres został podany.

Dla sekwencyjnym trybie burst , później słowa są dostępne w kolejności rosnącej adresu zawijania do początku bloku, gdy zostanie osiągnięty koniec. Tak więc, na przykład, dla długości rozrywającym cztery, a żądanego adresu kolumny piątej, by uzyskać dostęp wyrazy w kolejności 5-6-7-0. Jeżeli rozerwanie długość ich ośmiu, kolejność dostępu byłoby 5-6-7-0-1-2-3-4. Odbywa się to przez dodanie do licznika adres kolumny i ignorując prowadzi obok długości impulsów. Trybu impulsów przeplatany oblicza adresu przy użyciu wyłącznego lub działanie pomiędzy licznikiem a adresu. Stosując ten sam adres początkowy pięciu, wybuch cztery słowo wróci słowa w kolejności 5-4-7-6. Osiem słowo wybuch byłby 5-4-7-6-1-0-3-2. Chociaż bardziej mylące dla ludzi, może to być łatwiejsze do wdrożenia w sprzęcie, i jest preferowane przez firmę Intel dla swoich mikroprocesorów.

Jeśli żądany adres kolumny jest na początku bloku, obydwa tryby serii (sekwencyjną i przeplatane) zwraca dane w tej samej kolejności sekwencyjnej 0-1-2-3-4-5-6-7. Różnica ma znaczenie tylko wtedy, gdy ściągam linię pamięci podręcznej z pamięci w krytycznym-word-pierwszego rzędu.

rejestr tryb

Jednolita stawka dane SDRAM ma jeden 10-bitową programowalny rejestr trybu. Później standardy pamięć SDRAM o podwójnej szybkości przesyłu danych dodać dodatkowe rejestry trybie adresowane za pomocą szpilki adres banku. Dla SDR SDRAM, kołki adres banku oraz linie adresowe A10 i powyżej są ignorowane, ale powinna wynosić zero podczas zapisu rejestru trybu.

Bity M9 są przez M0 przedstawiony na liniach adresowych A0 A9 przez podczas cyklu rejestru trybie obciążenia.

• M9: Zapis trybu wybuchnąć. Jeśli 0, pisze użyć odczytu długości serii i tryb. Jeśli 1, wszystkie zapisy są non-burst (jednym miejscu).
• M8, M7: Tryb pracy. Zarezerwowana i musi być 00.
• M6, M5, M4: CAS latency. Generalnie tylko 010 (CL2) i 011 (CL3) są legalne. Określa liczbę cykli pomiędzy polecenia odczytu i wyjścia danych z chipem. Układ ma fundamentalne ograniczenie tej wartości w nanosekund; podczas inicjalizacji, kontroler pamięci musi wykorzystać swoją wiedzę o częstotliwości taktowania przetłumaczyć ten limit na cykle.
• M3: Typ serii. 0 - żąda sekwencyjną rozerwanie zamawiania, natomiast 1 wnioski przeplatane wybuchnął zamówieniu.
• M2 M1 M0: Uderzenie długość. Wartości 000, 001, 010 i 011 określić rozerwanie rozmiar 1, 2, 4 lub 8 słów, odpowiednio. Każdy odczytu (i zapisu, jeśli M9 jest 0) wykona że wiele dostępów, chyba przerwana przez przystanku rozerwanie lub innego polecenia. Wartość 111 wskazuje impuls pełnej wiersza. Wybuch potrwa do przerwane. wybuchy Full-row są dozwolone tylko z sekwencyjną typu rozerwanie.

Później (Double Data Rate) normy SDRAM używać więcej bitów rejestru tryb i zapewnić dodatkowe rejestry trybu zwane „rozszerzone rejestry Mode”. Numer rejestru jest kodowany na szpilki adres banku podczas polecenia trybu rejestrowego obciążenie. Na przykład, DDR2 SDRAM w trybie 13-bitowym rejestrze, na 13-bitowy tryb rozszerzony rejestr nr 1 (EMR1) i 5-bitowy tryb rozszerzony rejestr nr 2 (EMR2).

Automatyczne odświeżanie

Jest możliwe, aby odświeżyć procesor RAM przez otwarcie i zamknięcie (włączanie i ładowania wstępnego) każdy wiersz w każdym banku. Jednakże, aby uprościć kontroler pamięci SDRAM chipy obsługują polecenia „auto odświeżania”, który wykonuje te operacje do jednego wiersza w każdym banku równocześnie. SDRAM utrzymuje także wewnętrzny licznik, który iteracyjnie możliwych rzędach. Kontroler pamięci musi po prostu wydać odpowiednią liczbę poleceń automatycznego odświeżania (po jednym w wierszu, 8192 w przykładzie) zostały przy użyciu każdego interwału odświeżania (t _REF = 64 ms jest wspólne wartości). Wszystkie banki muszą być bezczynne (zamknięte wstępnie naładowane), kiedy to polecenie zostało wydane.

Niskie trybów zasilania

Jak już wspomniano, zegar włączyć (CKE) wejście może być stosowane skutecznie zatrzymać zegar z SDRAM. Wejście CKE jest próbą każdy narastające zbocze zegara, a jeśli jest on niski, następujące zbocze zegara jest ignorowany dla wszystkich innych celów niż sprawdzanie CKE. Dopóki CKE jest niska, to dopuszczalne jest, aby zmienić częstotliwość zegara, lub nawet całkowicie zatrzymać zegar.

Jeśli CKE jest obniżana, gdy SDRAM jest wykonywanie operacji, to po prostu „zamraża” na swoim miejscu aż CKE ponownie podniesiony.

Jeśli SDRAM jest bezczynny (wszystkie banki wstępnie naładowane, żadnych poleceń w toku) gdy CKE jest obniżona, SDRAM automatycznie przechodzi w tryb power-down, zużywając minimalną moc aż CKE ponownie podniesiony. To nie może trwać dłużej niż maksymalny interwał odświeżania t _REF , czy zawartość pamięci mogą zostać utracone. To jest legalne, aby zatrzymać zegar całkowicie w tym czasie na dodatkowe oszczędności energii.

Wreszcie, jeśli CKE jest obniżony w tym samym czasie co polecenie automatycznego odświeżania jest wysyłany do SDRAM, SDRAM wchodzi trybie automatycznego odświeżania. To jest jak moc na dół, ale SDRAM wykorzystuje licznik on-chip, aby wygenerować wewnętrzne cykle odświeżania jest to konieczne. Zegar może być zatrzymany w tym czasie. Chociaż samodzielne odświeżanie tryb zużywa nieco więcej energii niż tryb wyłączania zasilania, pozwala kontroler pamięci jest wyłączony całkowicie, co zwykle więcej niż czyni się różnicy.

SDRAM przeznaczony dla urządzeń zasilanych bateryjnie oferuje kilka dodatkowych opcji oszczędzania energii. Jednym z nich jest zależna od temperatury odświeżenia; czujnik temperatury na chipie zmniejsza częstotliwość odświeżania przy niższych temperaturach, a nie zawsze działa to w tempie najgorszego scenariusza. Innym jest selektywne odświeżania, który ogranicza samoodświeżania do części układu DRAM. Frakcję jest odświeżany skonfigurowano z wykorzystaniem rozszerzonego rejestru trybu. Trzeci, realizowany w Telefony DDR (LPDDR) i LPDDR2 jest „głęboko power down” tryb, który unieważnia pamięci i wymaga pełnej reinicjowanie aby opuścić. To jest aktywowany przez wysłanie „przedarł się zakończyć” komendy przy jednoczesnym obniżeniu CKE.

DDR SDRAM preselekcji architektura

DDR SDRAM zatrudnia preselekcji architekturę, aby umożliwić szybki i łatwy dostęp do wielu słów danych znajdujących się na wspólnej rzędu fizycznej pamięci.

Architektura preselekcji korzysta z cech szczególnych z dostępów do pamięci DRAM. Typowe operacje na pamięci DRAM składają się z trzech etapów: bitline wstępnego naładowania, dostęp wiersz, kolumna dostępu. Dostęp wiersz jest sercem operacji odczytu, ponieważ wymaga starannego Czujnik z maleńkich sygnałów w komórkach pamięci DRAM; to jest najwolniejszy etap pracy pamięci. Jednak, gdy wiersz jest czytany, kolejna kolumna ma dostęp do tego samego wiersza może być bardzo szybkie, jak wzmacniacze sense również pełnić rolę zatrzasków. Dla porównania, wiersz z 1 Gbit DDR3 urządzenia jest 2048 bitów szerokości, więc wewnątrz 2048 bity są odczytywane w 2048 oddzielnymi wzmacniaczami także podczas fazy dostępu wiersza. Dostępy rząd może trwać 50 ns , zależnie od prędkości pamięci DRAM, przy czym kolumna dostęp od otwartego rzędu mniej niż 10 ns.

Tradycyjna architektura DRAM dawna wspiera szybki dostęp do kolumny bitów na otwartym rzędu. Dla 8 bitów szerokiego układu pamięci z 2048 bitową rzędu, uzyskuje dostęp do jednego z 256 datawords (2048/8) w rzędzie może być bardzo szybkie, o ile nie interwencji dostępy występować inne wiersze.

Wadą starszej metody dostępu szybko Kolumnę że nowy adres kolumna musiała być wysłany za każdą dodatkową dataword w rzędzie. Autobus adres musiał działać z taką samą częstotliwością jak magistrali danych. Prefetch architektura upraszcza ten proces poprzez umożliwienie pojedynczego żądania adresu skutkować wieloma słowami danych.

W architekturze buforu pobierania wstępnego, gdy pojawia się pamięci w rzędzie bufor chwyta zestaw sąsiadujących słów danych w rzędzie i odczytuje je ( „wybucha” nich) w sekwencji szybkiego ognia na kołkach io, bez potrzeby indywidualne wnioski adres kolumny. Zakłada CPU chce sąsiednie datawords w pamięci, co w praktyce bardzo często się zdarza. Na przykład, w DDR1 dwa sąsiadujące słowa danych będą odczytywane z każdego układu w jednym cyklu zegara i umieszcza w buforze wstępnego pobierania. Każde słowo zostanie przesyłany na kolejnych spadków i krawędziach cyklu zegara. Podobnie, DDR2 4N bufor wstępnie do pamięci, cztery kolejne słowa danych odczytuje się i umieszcza w buforze gdy zegar, który jest dwukrotnie szybciej niż wewnętrzny zegar NRD przekazuje każde słowo sąsiadują pionie i opadającym zegar szybciej zewnętrzny

Głębokość bufor pobierania wstępnego można również traktować jako stosunek częstotliwości pamięci rdzeniowej i częstotliwości IO. W 8n architektury prefetch (takich jak DDR3 ), iOS będzie działać 8 razy szybciej niż rdzeń pamięci (każda wyników dostępu do pamięci w przypływie 8 datawords na iOS). Zatem rdzeń pamięci 200 MHz w połączeniu z IO każdy działa osiem razy większa (1600 megabitów na sekundę). Czy pamięć zawiera 16 IO całkowita przepustowość odczytu będzie 200 MHz x 8 datawords / dostęp x 16 IO = 25,6 gigabitów na sekundę (Gb / s), i 3,2 gigabajtów na sekundę (Gb / s). Moduły z wielu struktur DRAM może zapewnić odpowiednio wyższej przepustowości.

Każda generacja SDRAM ma inny rozmiar bufora preselekcji:

• DDR SDRAM jest preselekcji rozmiar bufora jest 2n (dwa datawords na dostęp do pamięci)
• DDR2 SDRAM rozmiar bufora pobierania wstępnego jest to 4n (cztery datawords na dostęp do pamięci)
• DDR3 SDRAM rozmiar bufora pobierania wstępnego jest to 8N (osiem datawords na dostęp do pamięci)
• Ddr4 rozmiar bufora pobierania wstępnego jest to 8N (osiem datawords na dostęp do pamięci)

pokolenia

SDRAM cechą map

Rodzaj	zmiany funkcji
SDRAM
DDR1
DDR2	Dostęp jest co najmniej 4, słowa „burst” ustaniu usunięte 4 jednostki wykorzystywane równolegle 1,25 - 5 ns w cyklu operacji wewnętrzne są na 1/2 częstotliwości zegara. Sygnałowy SSTL_18 (1,8 V),
DDR3	Dostęp jest ≥8 słowa sygnału: SSTL_15 (1.5V) znacznie dłużej opóźnienia CAS
DDR4	V cc ≤ 1,2 V typu punkt-punkt (pojedynczy moduł na kanał)

SDR

Tego typu SDRAM jest wolniejszy niż NRD warianty, ponieważ tylko jedno słowo danych jest przesyłany w jednym cyklu zegara (pojedynczy szybkości przesyłania danych). Ale tego typu jest również szybciej niż jego poprzednicy EDO-RAM i FPM-RAM , które miały zazwyczaj dwa lub trzy zegary przenieść jedno słowo danych.

DDR

Podczas gdy opóźnienie dostępu DRAM jest zasadniczo ograniczona przez układ DRAM, DRAM ma bardzo wysoki potencjał przepustowość ponieważ każdy odczyt wewnętrzny jest rzeczywiście rząd wielu tysięcy bitów. Aby więcej tego pasma dostępnego dla użytkowników, o podwójnej szybkości przesyłania danych interfejsu został opracowany. Wykorzystuje te same polecenia, zaakceptowane raz na cykl, ale odczytuje lub zapisuje dwa słowa danych na cykl zegara. Interfejs DDR osiąga to poprzez czytanie i zapisywanie danych na obu rosnących i opadającym sygnału zegarowego. Ponadto, pewne niewielkie zmiany w interfejsie czasu SDR wykonano w fakcie, a napięcie została zmniejszona z 3,3 do 2,5 V. W wyniku DDR SDRAM nie jest kompatybilna z SDR SDRAM.

DDR SDRAM (czasami nazywane DDR1 dla większej jasności) podwaja minimalną lub jednostkę odczytu i zapisu; każdy dostępu odnosi się do co najmniej dwóch kolejnych słów.

Typowe szybkości zegara DDR SDRAM się 133, 166 i 200 MHz (7,5, 6 i 5 ns / cykl), ogólnie określanych jako DDR 266, DDR 333 i NRD-400 (3,75, 3 i 2,5 ns na bicie). Odpowiednie moduły DIMM 184-pin są znane jako PC-2100, PC-2700 i PC-3200. Wydajność do DDR-550 (PC-4400) jest dostępny.

DDR2

DDR2 SDRAM jest bardzo podobna do pamięci DDR SDRAM, ale podwaja minimalna odczytu lub zapisu urządzenie ponownie, do czterech kolejnych słów. Protokół autobus był również uproszczone, aby umożliwić większą wydajność pracy. (W szczególności, „rozerwanie zakończyć” polecenie zostanie usunięte). Pozwala to na szybkość magistrali SDRAM należy podwoić bez zwiększania liczby zegara wewnętrznych operacji RAM; Zamiast wewnętrzne operacje są wykonywane w jednostkach cztery razy tak szeroki jak SDRAM. Również, adres dodatkowy kołek bankowym (BA2) dodaje się w celu umożliwienia ośmiu dużych wiórów banków pamięci RAM.

Typowe szybkości zegara DDR2 SDRAM wynoszą 200, 266, 333 lub 400 MHz (okresy po 5, 3,75, 3 i 2,5 ns), ogólnie określanych jako DDR2-400, DDR2-533, DDR2-667 i DDR2-800 (okres 2,5; 1,875, 1,5 i 1,25 d). Odpowiednie DIMM 240 stykowe są znane jako PC2-3200 przez PC2-6400. DDR2 SDRAM obecnie dostępne na częstotliwości cyklu zegarowego 533 MHz ogólnie opisane jako DDR2-1066 i odpowiednie DIMM są znane jako PC2-8500 (również nazywane PC2-8600 w zależności od producenta). Wydajność do DDR2-1250 (PC2-10000) jest dostępna.

Należy zauważyć, że wewnętrzne operacje są 1/2 częstotliwość zegara, pamięć DDR2-400 (wewnętrzna częstotliwość zegara 100 MHz) posiada nieco większe niż opóźnienie DDR 400 (wewnętrzne częstotliwości zegara 200 MHz).

DDR3

DDR3 kontynuuje trend, podwajając odczyt minimalnej lub jednostkę zapisu do ośmiu kolejnych słów. Pozwala to kolejne podwojenie przepustowości i szybkości magistrali zewnętrznej bez konieczności zmiany szybkości zegara operacji wewnętrznych, tylko szerokość. Aby utrzymać 800-1600 transfer m / s (Brzegi zegara 400-800 MHz), wewnętrzna pamięć RAM tablica musi wykonać 100-200 pobieraniom M na sekundę.

Ponownie, z każdym podwojenia wadą jest wzrost opóźnienia . Podobnie jak w przypadku wszystkich generacji DDR SDRAM polecenia ciągle ograniczony do jednego taktowania krawędzi i poleceń opóźnienia są podane w warunkach cykli zegarowych, które są o połowę prędkości zwykle cytowanym szybkości transmisji (a opóźnienie CAS 8 z DDR3-800 wynosi 8 / (400 MHz) = 20 ns, dokładnie w ten sam czas opóźnienia CAS2 na PC100 SDR SDRAM).

układy pamięci DDR3 są wykonywane komercyjnie i systemy komputerowe wykorzystujące je były dostępne w drugiej połowie 2007 roku, przy znacznym wykorzystaniu począwszy od 2008 r. Szybkości początkowe zegarowy 400 i 533 Hz, które są opisane jako DDR3-800 i DDR3-1066 (PC3-6400 i PC3-8500 modułu), ale 667 800 MHz, opisany jako DDR3-1333 i DDR3-1600 (PC3-10600 i PC3-12800 moduły) są teraz powszechne. Wydajność do DDR3-2800 (PC3 22400 modułów) są dostępne.

DDR4

Ddr4 jest następcą DDR3 SDRAM . Okazało na Intel Developer Forum w San Francisco w 2008 roku i miała zostać wydana na rynku w roku 2011. Czas różniły się znacznie w czasie jego rozwoju - została pierwotnie zakładano ma zostać wydany w 2012 roku, a później (w 2010 roku) oczekuje ma zostać wydany w 2015 roku, zanim próbki zostały ogłoszone na początku 2011 roku, a producenci zaczęli informujemy, że komercyjnej produkcji i dopuszczenia do obrotu był przewidywany w 2012 roku DDR4 ma osiągnąć przyjęcie rynku masowego około 2015 roku, co jest porównywalne z około pięciu lat podjętych dla DDR3 osiągnięcia masy przejście nad DDR2 rynku.

Oczekuje się, że nowe układy do pracy przy 1,2  V lub mniej, w porównaniu do 1,5 V wiórów DDR3, i w nadmiarze 2 miliardy transferu danych na sekundę. Spodziewane są one zostać wprowadzone w tempie częstotliwości 2133 MHz, oszacowane wzrośnie do potencjalnego 4266 MHz i obniżonym napięciu 1,05 V 2013 r.

DDR4 będzie nie szerokość ponownie dwukrotnie wewnętrznej pobierania wstępnego, lecz korzystają z tego samego 8 n preselekcji jako DDR3. Zatem konieczne będzie przeplatać się czyta z kilku banków, aby utrzymać szynę danych zajęty.

W lutym 2009 roku, Samsung zatwierdzone 40 nm chipy DRAM, uważany za „ważny krok” w kierunku rozwoju DDR4, ponieważ od 2009 roku, obecne chipy DRAM dopiero zaczynają migrować do procesu 50 nm. W styczniu 2011 roku, Samsung ogłosił zakończenie i uwalnianie do testowania modułu GB DDR4 DRAM 30 nm 2. Ma maksymalną szerokość pasma 2,13 Gb / s przy 1,2 V zastosowania pseudo studzienki technologii i zwraca 40% mniej energii niż równoważny moduł DDR3.

DDR5

W marcu 2017 roku, ogłoszony standardem JEDEC DDR5 jest w fazie rozwoju, ale pod warunkiem, żadnych szczegółów poza celami podwojenie przepustowości DDR4, co zmniejsza zużycie energii i opublikowanie standardu w 2018 roku.

Nieudane następców

W uzupełnieniu do NRD, było kilka innych technologii proponowane pamięci SDR SDRAM, aby odnieść sukces.

Rambus DRAM (RDRAM)

RDRAM była zastrzeżona technologia rywalizowały NRD. Jego stosunkowo wysoka cena i rozczarowujące wydajność (wynikający z wysokich latencji i wąski 16-bitowy kanał danych w porównaniu z 64-bitowym kanałem NRD) spowodował, że straci wyścig na sukces SDR DRAM.

Synchronous DRAM-link (SLDRAM)

SLDRAM chwalił wyższą wydajność i rywalizowały RDRAM. Został on opracowany w późnych latach 1990 przez SLDRAM Consortium. SLDRAM Konsorcjum składało się z około 20 głównych producentów DRAM i przemysłu komputerowego. (The SLDRAM Konsorcjum został włączony jako SLDRAM Inc., a następnie zmieniła nazwę na zaawansowanym Memory International, Inc.). SLDRAM był otwarty standard i nie wymaga opłat licencyjnych. Specyfikacje wezwali do biegania magistrali 64-bitowej na 200, 300 lub 400 MHz częstotliwości zegara. Osiąga się to przez wszystkie sygnały będące na tej samej linii, w ten sposób unikając czas synchronizacji wielu linii. Jak DDR SDRAM , SLDRAM wykorzystuje podwójną pompowana do autobusu, nadając mu skutecznej prędkości 400, 600, lub 800 MT / s.

SLDRAM stosowane magistralę polecenia 11-bitowej (10 bitów polecenia CA9 0 plus jeden początkowy od dowódcy linii Flag) do przekazywania 40-bitowych pakietów polecenia przez 4 kolejne krawędzie różnicowego zegara poleceń (CCLK / CCLK #). W przeciwieństwie do SDRAM, nie było na chipie wybierz sygnały; każdy chip przypisany identyfikator Podczas zerowania i polecenie zawierał identyfikator układzie, który należy przetwarzać. Dane przesyłane w 4- lub 8-rozerwania w poprzek słowo 18-bitowe (na chip) magistralę danych, za pomocą jednego z dwóch zegarów danych różnicowych (DCLK0 / DCLK0 # i DCLK1 / DCLK1 #). W przeciwieństwie do standardowej pamięci SDRAM, zegar został wygenerowany przez źródło danych (chip SLDRAM w przypadku operacji odczytu) i przesyłane w tym samym kierunku, co dane, znacznie zmniejszając dane pochylać. Aby uniknąć konieczności przerwy, gdy źródłem zmian DCLK, każde polecenie, które określono DCLK para byłoby użyć.

Podstawowa komenda odczytu / zapisu składał (począwszy CA9 pierwszego słowa):

SLDRAM odczytu, zapisu lub wiersz prośba op pakiet

FLAGA	CA9	CA8	CA7	CA6	CA5	CA4	CA3	CA2	CA1	CA0
1	ID8	Identyfikator urzadzenia							ID0	CMD5
0	kod polecenia				CMD0	Bank			Rząd
0	Rząd (ciąg dalszy)									0
0	0	0	0	Kolumna

• 9 bitów identyfikatora urządzenia
• 6 bitów polecenia
• 3 bity adresu banku
• 10 lub 11 bitów adresu wiersza
• 5 lub 4 części do wiersza lub kolumny rozszerzalności
• 7 bitów adresu kolumny

Poszczególne urządzenia miał 8-bitowych identyfikatorów. 9. bit ID wysłanego w poleceniach użyto do usunięcia wielu urządzeniach. Wszelkie wyrównana grupa wielkości power-of-2 może być skierowana. Jeśli transmitowany msbit ustalono, wszystkie najmniej znaczące bity włącznie z najmniej znaczący bit 0 przesyłanego adresu były ignorowane „jest to skierowane do mnie?” cele. (Jeżeli bit ID8 jest rzeczywiście uważane za mniej istotne niż ID0, adres unicast dopasowanie staje się szczególnym przypadkiem tego wzorca).

Polecenie odczytu / zapisu miał msbit jasne:

• CMD5 = 0
• CMD4 = 1 w położeniu otwarcia (activate) określonego rzędu; CMD4 = 0 użyciu aktualnie otwarty rząd
• CMD3 = 1 do przesyłania słowa 8-rozerwanie; CMD3 = 0 dla przypływie 4-word
• Cmd2 = 1 dla zapisu, cmd2 = 0 dla odczytu
• Cmd1 = 1 aby zamknąć dostęp wiersz po tym; Cmd1 = 0 aby pozostawić otwarte
• CMD0 wybiera parę DCLK do zastosowania (DCLK1 lub DCLK0)

Godnym pominięciem w opisie było za bajcie zapisu umożliwia; został zaprojektowany dla systemów z pamięci podręcznej i pamięci ECC , które zawsze piszą w wielokrotności linii cache.

Dodatkowe polecenia (z zestawem CMD5) otwierać i zamykać wiersze bez transferu danych, wykonane operacje odświeżania, czytać i pisać rejestrów konfiguracyjnych i wykonywane inne czynności konserwacyjnych. Większość z tych poleceń obsługiwane dodatkowy 4-bitowego sub-ID (wysłanej jako 5 bitów, przy użyciu tego samego wielokrotnego cel kodujący jako podstawowy ID), które mogą być używane do rozróżniania urządzeń, które zostały przyporządkowane do tego samego głównego ID ponieważ były one połączone w równolegle i zawsze odczytać / napisany w tym samym czasie.

Było wiele 8-bitowych rejestrów kontrolnych i rejestrach stanu 32-bitowego na kontrolowanie różnych parametrów taktowania urządzenia.

Pamięć kanał wirtualny (VC), SDRAM

VCM była zastrzeżona Typ pamięci SDRAM, który został zaprojektowany przez PKW , ale wydany jako otwarty standard, bez opłat licencyjnych. Jest pin kompatybilne ze standardowym SDRAM, ale polecenia są różne. Technologia była potencjalnym konkurentem RDRAM ponieważ VCM nie było prawie tak drogie, jak RDRAM był. Wirtualny kanał pamięci (VCM) Moduł jest mechanicznie i elektrycznie kompatybilne ze standardowym SDRAM, więc wsparcie zarówno dla zależy tylko od możliwości kontrolera pamięci . W latach 1990, liczba PC mostka północnego chipsetu (takich jak popularny VIA KX133 i KT133 ) obejmowały wsparcie VCSDRAM.

VCM wstawia pamięć SRAM 16 „kanał” buforów, każdy rząd 1/4 „segment” pod względem wielkości, w rzędach wzmacniacza poczucie DRAM banków i danych I / O kołków. „Prefetch” i „Restore” polecenia, unikalne na VCSDRAM, kopiowanie danych pomiędzy wzmacniacza poczucie rzędu DRAM oraz buforów kanału, natomiast równowartość odczytu i zapisu poleceń SDRAM jest podać numer kanału dostępu. Odczyt i zapis może więc być wykonywane niezależnie od tego stanu aktywnego układu DRAM, przy czym równoważnikiem cztery pełne rzędy DRAM są „otwarte” na dostęp w tym samym czasie. Jest to postęp w stosunku możliwe dwa otwarte wiersze w standardowej SDRAM dwóch bankowego. (Jest to rzeczywiście 17-„kanał obojętne” stosowane do niektórych operacji).

Aby odczytać z VCSDRAM po aktywnego polecenia, polecenie „preselekcji” jest wymagane do kopiowania danych z tablicy wzmacniacza sens SDRAM kanału. Komenda ta określa banku, dwa bity adresu kolumny, (wybrać segment rzędu), i cztery bity numeru kanału. Kiedy to jest wykonywane, tablica DRAM może być wstępnie naładowane podczas odczytu polecenia do kanału bufor kontynuować. Aby zapisać pierwsze dane są zapisywane w buforze kanału (zwykle poprzedniego zainicjowany za pomocą polecenia Prefetch), a następnie polecenie odtworzenia, przy takich samych parametrach, jak polecenia wstępnego pobierania kopie segmentu danych z kanału do układu wzmacniacza sens.

W przeciwieństwie do zwykłego zapisu SDRAM, która musi być wykonana z aktywnym (otwarty) rząd, bank VCSDRAM musi być wstępnie naładowane (zamknięte), gdy przywróci polecenie zostało wydane. Aktywna polecenie natychmiast po komendzie przywracania określa wiersz DRAM uzupełnia zapis do tablicy DRAM. Istnieje ponadto 17-„kanał atrapa”, która umożliwia zapis do aktualnie otwartej rzędu. To nie mogą być odczytane, ale można wstępnie pobrać się, zapisywane i przywrócony do tablicy wzmacniacza sens.

Chociaż zwykle segment powraca do tego samego adresu pamięci, jak to zostało wstępnie pobrać z bufory kanału może być również stosowany do bardzo skutecznego kopiowania lub oczyszczenia dużych ustawionych blokach pamięci. (Zastosowanie ćwiartek rzędzie jest spowodowane faktem, że komórki pamięci DRAM są węższe niż komórki SRAM. Bity SRAM mają być cztery bity DRAM szerokości i są korzystnie połączone z jednym z czterech bitów DRAM są STRADDLE). Dodatkowe polecenia preselekcji parę segmentów do pary kanałów, a opcjonalna komenda kombajny wstępne pobieranie, czytać i precharge zmniejszyć narzut losowych odczytów.

Powyższy są JEDEC zestandaryzowane polecenia. Wcześniejsze wióry nie obsługuje kanał lub parę obojętne preselekcji i użyć innego kodowania do wstępnego naładowania.

Adres 13-bitową magistralę, jak pokazano tutaj, jest odpowiednia dla urządzenia do do 128 Mb. Posiada dwa banki, każdy zawierający 8192 wierszy i 8192 kolumn. W ten sposób, adres wiersza są 13 bity adresów segmentu są dwa bity, a wymagane jest osiem bitów adresu kolumny, aby wybrać jeden bajt z 2048 bitów (256 B) w danym segmencie.

Synchroniczna RAM grafiki (SGRAM)

Synchroniczna RAM grafiki (SGRAM) jest specjalna forma SDRAM dla kart graficznych. Przeznaczona jest do wykonywania zadań związanych z grafiką, takich jak pamięci tekstur i bufora ramki , znajdując się na kartach graficznych . Dodaje funkcje, takie jak bit maskowania (zapis do określonego bitplan bez wpływu na inne) oraz blok zapisu (wypełnianie blok pamięci z jednego koloru). W przeciwieństwie do pamięci VRAM i WRAM , SGRAM jest jednogniazdowy. Jednak może otworzyć dwie strony pamięci na raz, co symuluje podwójnego portu charakter innymi technologiami wideo RAM.

Najwcześniejsze znane pamięć SGRAM są 8 Mb chipy sięga 1994: Hitachi HM5283206, wprowadzony w listopadzie 1994 roku, a NEC μPD481850, wprowadzony w grudniu 1994. Najwcześniejsze znane urządzenie do komercyjnego wykorzystania SGRAM jest Sony „s PlayStation (PS) wideo konsola do gier , począwszy od japońskiego SCPH-5000 model wydany w grudniu 1995 roku, wykorzystując chip NEC μPD481850. 

podwójna szybkość transmisji danych grafika SDRAM (GDDR SDRAM)

Grafika dwukrotnie szybkość przesyłania danych SDRAM ( GDDR SDRAM ) to rodzaj specjalizuje DDR SDRAM przeznaczony do stosowania jako głównej pamięci procesory graficzne (GPU). GDDR SDRAM jest odmienna od rodzaju surowców DDR SDRAM DDR3, takich jak, choć mają kilka podstawowych technologii. Ich główne cechy są wyższe częstotliwości zegara jako rdzeń DRAM interfejsu wejścia / wyjścia, który zapewnia większą przepustowość pamięci dla procesorów graficznych. Począwszy od 2018 roku, istnieje sześć, kolejne generacje GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 i GDDR5X , GDDR6 .

GDDR była początkowo znana jako DDR SGRAM. Został on wprowadzony w handlu jako 16 Mb chip pamięci przez Samsung Electronics w 1998 roku. 

Wysoka przepustowość pamięci (HBM)

Wysoka przepustowość pamięci (HBM) jest wysokiej klasy interfejs pamięci RAM dla 3D ułożone SDRAM z Samsung , AMD i Hynix . Jest on przeznaczony do stosowania w połączeniu z akceleratorów graficznych wysokiej wydajności i urządzeń sieciowych. Pierwszy układ pamięci HBM wytworzono przez Hynix w 2013 roku.

Oś czasu

SDRAM

SDRAM (SDRAM)

Data wprowadzenia	Nazwa Chip	Pojemność ( bit )	Typ SDRAM	Producent (e)	Proces	MOSFET	Powierzchnia	Ref
1992	KM48SL2000	16 Mb	SDR	Samsung	?	CMOS	?
1996	MSM5718C50	18 Mb	RDRAM	Oki	?	CMOS	325 mm²
	N64 RDRAM	36 Mb	RDRAM	NEC	?	CMOS	?
	?	1 Gb	SDR	Mitsubishi	150 nm	CMOS	?
1997	?	1 Gb	SDR	Hyundai	?	WIĘC JA	?
1998	MD5764802	64 Mb	RDRAM	Oki	?	CMOS	325 mm²
marzec 1998	Bezpośredni RDRAM	72 Mb	RDRAM	Rambus	?	CMOS	?
czerwiec 1998	?	64 Mb	DDR	Samsung	?	CMOS	?
1998	?	64 Mb	DDR	Hyundai	?	CMOS	?
		128 Mb	SDR	Samsung	?	CMOS	?
1999	?	128 Mb	DDR	Samsung	?	CMOS	?
		1 Gb	DDR	Samsung	140nm	CMOS	?
2000	GS eDRAM	32 Mb	eDRAM	Sony , Toshiba	180 nm	CMOS	279 mm²
2001	?	288 Mb	RDRAM	Hynix	?	CMOS	?
		?	DDR2	Samsung	100 nm	CMOS	?
2002	?	256 Mb	SDR	Hynix	?	CMOS	?
2003	EE + GS eDRAM	32 Mb	eDRAM	Sony, Toshiba	90 nm	CMOS	86 mm²
	?	72 Mb	DDR3	Samsung	90 nm	CMOS	?
		512 Mb	DDR2	Hynix	?	CMOS	?
				Elpida	110 nm	CMOS	?
		1 Gb	DDR2	Hynix	?	CMOS	?
2004	?	2 Gb	DDR2	Samsung	80 nm	CMOS	?
2005	EE + GS eDRAM	32 Mb	eDRAM	Sony, Toshiba	65 nm	CMOS	86 mm²
	Xenos eDRAM	80 Mb	eDRAM	NEC	90 nm	CMOS	?
	?	512 Mb	DDR3	Samsung	80 nm	CMOS	?
2006	?	1 Gb	DDR2	Hynix	60 nm	CMOS	?
2008	?	?	LPDDR2	Hynix	?
kwiecień 2008	?	8 Gb	DDR3	Samsung	50 nm	CMOS	?
2008	?	16 giga bajtów	DDR3	Samsung	50 nm	CMOS	?
2009	?	?	DDR3	Hynix	44 nm	CMOS	?
		2 Gb	DDR3	Hynix	40 nm
2011	?	16 giga bajtów	DDR3	Hynix	40 nm	CMOS	?
		2 Gb	DDR4	Hynix	30 nm	CMOS	?
2013	?	?	LPDDR4	Samsung	20 nm	CMOS	?
2014	?	8 Gb	LPDDR4	Samsung	20 nm	CMOS	?
2015	?	12 Gb	LPDDR4	Samsung	20 nm	CMOS	?
2018	?	8 Gb	LPDDR5	Samsung	10nM	FinFET	?
		128 Gb	DDR4	Samsung	10nM	FinFET	?

SGRAM i HBM

Synchroniczne grafika random-access memory (SGRAM) i wysoka przepustowość pamięci (HBM)

Data wprowadzenia	Nazwa Chip	Pojemność ( bit )	Typ SDRAM	Producent (e)	Proces	MOSFET	Powierzchnia	Ref
listopad 1994	HM5283206	8 Mibit	SGRAM ( SDR )	Hitachi	350 nm	CMOS	58 mm²
grudzień 1994	μPD481850	8 Mibit	SGRAM (SDR)	NEC	?	CMOS	280 mm²
1997	μPD4811650	16 Mibit	SGRAM (SDR)	NEC	350 nm	CMOS	280 mm²
wrzesień 1998	?	16 Mibit	SGRAM ( GDDR )	Samsung	?	CMOS	?
1999	KM4132G112	32 Mibit	SGRAM (SDR)	Samsung	?	CMOS	?
2002	?	128 Mibit	SGRAM ( GDDR2 )	Samsung	?	CMOS	?
2003	?	256 Mibit	SGRAM (GDDR2)	Samsung	?	CMOS	?
			SGRAM ( GDDR3 )
marzec 2005	K4D553238F	256 Mibit	SGRAM (GDDR)	Samsung	?	CMOS	77 mm²
październik 2005	?	256 Mibit	SGRAM ( GDDR4 )	Samsung	?	CMOS	?
2005	?	512 Mibit	SGRAM (GDDR4)	Hynix	?	CMOS	?
2007	?	1 Gibit	SGRAM ( GDDR5 )	Hynix	60 nm
2009	?	2 Gibit	SGRAM (GDDR5)	Hynix	40 nm
2010	K4W1G1646G	1 Gibit	SGRAM (GDDR3)	Samsung	?	CMOS	100 mm²
2012	?	4 Gibit	SGRAM (GDDR3)	Hynix	?	CMOS	?
2013	?	?	HBM
marzec 2016	MT58K256M32JA	8 Gibit	SGRAM ( GDDR5X )	Mikron	20 nm	CMOS	140 mm²
czerwiec 2016	?	32 Gibit	HBM2	Samsung	20 nm	CMOS	?
2017	?	64 Gibit	HBM2	Samsung	20 nm	CMOS	?
styczeń 2018	K4ZAF325BM	16 Gibit	SGRAM ( GDDR6 )	Samsung	10nM	FinFET	?

Zobacz też

• GDDR (grafika DDR) i jego podtypy GDDR2 , GDDR3 , GDDR4 i GDDR5
• Lista przepustowości urządzeń
• Obecność seryjny wykryć - EEPROM z danych czasowych dla modułów SDRAM
• SDRAM Tutorial Strona Flash zbudowany przez studentów Tel-Aviv University -
• Zwięzły, ale dokładny przegląd architektury SDRAM / terminologii i taktowania komenda zależności w Ograniczeń i okolicznościach High-Performance DRAM System Design , pracy magisterskiej z University of Maryland.

Bibliografia

Zewnętrzne linki

• Wszystko, co zawsze chcieliście wiedzieć o SDRAM (pamięć), ale baliście się zapytać , sierpień 2010, AnandTech
• Zrozumienie taktowania RAM , maj 2011, tajemnice sprzętowe