proces 3 nm - 3 nm process

Półprzewodnikowe urządzenia fabrykacja
Skalowanie MOSFET ( węzły procesu )
010 µm  – 1971 006 µm  – 1974 003 µm  – 1977  1,5 µm  – 1981 001 µm  – 1984 800 mil morskich  – 1987 600nm  – 1990 350 mil morskich  – 1993 250 nm  – 1996 r 180 nm  – 1999 130nm  – 2001 090nm  – 2003 065nm  – 2005 045 mil morskich  – 2007 032 mil  – 2009 022 mil  – 2012 014 mil  – 2014 010 mil  – 2016 007 mil  – 2018 005 mil  – 2020
Przyszły 003 nm  ~ 2022 002 nm  ~ 2024
Półwęzły Gęstość CMOS Urządzenie ( wielbramkowe ) Prawo Moore'a Liczba tranzystorów Półprzewodnik Przemysł Nanoelektronika
v T mi

W produkcji półprzewodników , proces nm3 jest następna matryca skurczową po 5 nanometrów MOSFET (metal-tlenek-półprzewodnik tranzystor polowy) węzła technologii . Od 2019 r. tajwański producent chipów TSMC planuje wprowadzić do produkcji komercyjnej węzeł półprzewodnikowy 3  nm w 2022 r., a następnie jego amerykański odpowiednik Intel w 2023 r. i południowokoreański producent chipów Samsung w 2024 r. Proces 3 nm firmy Samsung jest oparty na technologii GAAFET (gate-all). wokół tranzystora polowego), rodzaj technologii wielobramkowych tranzystorów MOSFET , podczas gdy proces 3 nm firmy TSMC będzie nadal wykorzystywał technologię FinFET (tranzystor polowy z efektem płetwy), pomimo opracowania przez TSMC tranzystorów GAAFET. W szczególności Samsung planuje użyć własnego wariantu GAAFET o nazwie MBCFET (tranzystor polowy z wieloma mostkami). Proces 3 nm firmy Intel (nazywany „Intel 3” bez sufiksu „nm”) będzie wykorzystywał udoskonaloną, ulepszoną i zoptymalizowaną wersję technologii FinFET w porównaniu z poprzednimi węzłami procesowymi pod względem wydajności uzyskanej na wat, wykorzystania litografii EUV i mocy oraz poprawa obszaru.

Termin „3 nanometry” nie ma związku z żadną rzeczywistą cechą fizyczną (taką jak długość bramki, podziałka metalu lub podziałka bramki) tranzystorów. Jest to termin handlowy lub marketingowy używany przez przemysł produkujący chipy w odniesieniu do nowej, ulepszonej generacji krzemowych chipów półprzewodnikowych pod względem zwiększonej gęstości tranzystorów, zwiększonej prędkości i zmniejszonego zużycia energii. Na przykład TSMC stwierdził, że jego chipy FinFET 3 nm zmniejszą zużycie energii o 25 do 30 procent przy tej samej prędkości, zwiększą prędkość o 10 do 15 procent przy tej samej mocy i zwiększą gęstość tranzystorów o około 33 procent w porównaniu z poprzednim 5 nm chipy FinFET.

Historia

Prezentacje badań i technologii

W 1985 roku zespół badawczy Nippon Telegraph and Telephone (NTT) wyprodukował urządzenie MOSFET ( NMOS ) o długości kanału 150 nm i grubości tlenku bramki 2,5 nm. W 1998 roku zespół badawczy Advanced Micro Devices (AMD) wyprodukował urządzenie MOSFET (NMOS) o długości kanału 50 nm i grubości tlenku 1,3 nm.

W 2003 roku zespół badawczy NEC wyprodukował pierwsze tranzystory MOSFET o długości kanału 3 nm, wykorzystując procesy PMOS i NMOS . W 2006 r. zespół z Korea Advanced Institute of Science and Technology (KAIST) oraz National Nano Fab Center opracował wielobramkowy tranzystor MOSFET o szerokości 3 nm , najmniejsze na świecie urządzenie nanoelektroniczne , oparte na technologii GAAFET (gate-all-around ) technologia.

Historia komercjalizacji

Pod koniec 2016 r. TSMC ogłosiło plany budowy fabryki półprzewodników 5 nm–3 nm z inwestycją w wysokości około 15,7 mld USD.

W 2017 roku TSMC ogłosiło, że rozpocznie budowę fabryki półprzewodników 3 nm w Tainan Science Park na Tajwanie. TSMC planuje rozpocząć masową produkcję węzła procesowego 3 nm w 2023 roku.

Na początku 2018 r. IMEC (Międzyuniwersyteckie Centrum Mikroelektroniki) i Cadence stwierdzili, że zakleili chipy testowe 3 nm, używając litografii w skrajnym ultrafiolecie (EUV) i litografii zanurzeniowej 193 nm .

Na początku 2019 r. Samsung przedstawił plany produkcji 3 nm GAAFET ( tranzystory polowe typu gate-all-around ) w węźle 3 nm w 2021 r., przy użyciu własnej struktury tranzystorowej MBCFET, która wykorzystuje nanoarkusze; zapewniając 35% wzrost wydajności, 50% redukcję mocy i 45% redukcję powierzchni w porównaniu z 7 nm. Półprzewodnikowa mapa firmy Samsung obejmowała również produkty o „węzłach” 8, 7, 6, 5 i 4 nm.

W grudniu 2019 r. Intel ogłosił plany produkcji 3 nm w 2025 r.

W styczniu 2020 r. Samsung ogłosił produkcję pierwszego na świecie prototypu procesu 3 nm GAAFET i zapowiedział, że ma na celu masową produkcję w 2021 r.

W sierpniu 2020 r. TSMC ogłosiło szczegóły dotyczące procesu N3 3 nm, który jest nowością, a nie ulepszeniem w stosunku do procesu N5 5 nm. W porównaniu z procesem N5, proces N3 powinien oferować 10-15% (1,10-1,15x) wzrost wydajności lub 25-35% (1,25-1,35x) spadek zużycia energii, przy 1,7-krotnym wzroście logiki gęstość (współczynnik skalowania 0,58), 20% wzrost (0,8 współczynnik skalowania) gęstości komórek SRAM i 10% wzrost gęstości obwodów analogowych. Ponieważ wiele projektów zawiera znacznie więcej SRAM niż logiki (powszechny stosunek wynosi 70% SRAM do 30% logiki), oczekuje się, że skurcze matryc wyniosą tylko około 26%. TSMC planuje produkcję ryzykowną w 2021 roku, a produkcję masową w drugiej połowie 2022 roku.

Powyżej 3 nm

W ITR wykorzystania (jak 2017) określenia „2.1”, „nm 1,5 nm” i „1.0” nm jako terminy ogólne dla węzłów po 3 nm. Węzły „2-nanometrowe” (2 nm) i „14 angstremów ” (14 Å lub 1,4 nm) zostały również (w 2017 r.) wstępnie zidentyfikowane przez An Steegen (z IMEC ) jako przyszłe węzły produkcyjne po 3 nm, z hipotetycznymi datami wprowadzenia około 2024 r. i po 2025 r.

Pod koniec 2018 r. przewodniczący TSMC Mark Liu przewidywał, że skalowanie chipów będzie kontynuowane do węzłów 3 nm i 2 nm; jednak od 2019 r. inni specjaliści od półprzewodników nie byli zdecydowani, czy węzły powyżej 3 nm mogą stać się opłacalne. TSMC rozpoczęło badania nad 2 nm w 2019 roku. Doniesiono, że oczekuje się, że TSMC wejdzie w produkcję ryzyka 2 nm około 2023 lub 2024 roku.

W grudniu 2019 r. Intel ogłosił plany produkcji 1,4 nm w 2029 r.

W maju 2021 r. IBM ogłosił, że wyprodukował technologię wytwarzania chipów 2 nm w swoim centrum badawczym w Albany i z powodzeniem wykonał prototyp chipa „wielkości paznokcia” z ponad 50 miliardami tranzystorów, co przekłada się na 333 miliony tranzystorów na milimetr kwadratowy (zakładając obszar chipa o powierzchni 150 milimetrów kwadratowych zgodnie z informacją IBM). Dla porównania, chipy 3 nm TSMC zawierałyby około 291 milionów tranzystorów na milimetr kwadratowy.

W lipcu 2021 r. Intel przedstawił swoją mapę drogową węzłów procesowych od 2021 r. Firma potwierdziła swój węzeł procesowy 2 nm o nazwie Intel 20A , z „A” odnoszącym się do angstremów , jednostki odpowiadającej 0,1 nanometrowi. Ich nowy schemat nazewnictwa dostosował ich nazwy produktów do podobnych oznaczeń ich głównych konkurentów. Przewiduje się, że węzeł 20A firmy Intel będzie pierwszym, który przejdzie z FinFET na tranzystory Gate-All-Around ( GAAFET ); Wersja Intela nosi nazwę „RibbonFET”. W ich planie działania na 2021 r. zaplanowano wprowadzenie węzła Intel 20A w 2024 r.

Bibliografia

Dalsza lektura

• Lapedus, Mark (21 czerwca 2018), „Wielkie kłopoty w 3nm” , semiengineering.com
• Bae, Geumjong; Bae, D.-I.; Kang, M.; Hwang, SM; Kim, SS; Seo, B.; Kwon, TY; Lee, TJ; Księżyc, C.; Choi, YM; Oikawa, K.; Masuoka, S.; Chun, KY; Park, SH; Shin, HJ; Kim, JC; Bhuwalka, KK; Kim, DH; Kim, WJ; Yoo, J.; Jeon, HY; Yang, MS; Chung, SJ; Kim, D.; Szynka, BH; Park, KJ; Kim, WD; Park, SH; Pieśń, G.; i in. (grudzień 2018), „Technologia 3nm GAA z wielokanałowym FET do zastosowań o małej mocy i wysokiej wydajności”, 2018 IEEE International Electron Devices Meeting (IEDM) (dokument konferencyjny), s. 28.7.1-28.7.4, doi : 10.1109/IEDM.2018.8614629 , ISBN 978-1-7281-1987-8, S2CID  58673284