proces 65 nm - 65 nm process

Półprzewodnikowe
urządzenia
fabrykacja
4-stronny-NAND-C10.JPG
Skalowanie MOSFET
( węzły procesu )
Przyszłość

65  nm proces jest przesuwany litograficzny węzeł wykorzystywane w objętości CMOS ( MOSFET ) produkcji półprzewodników . Drukowane szerokości linii (tj. długości bramek tranzystorowych ) mogą osiągnąć nawet 25 nm w procesie nominalnie 65 nm, podczas gdy odstęp między dwiema liniami może być większy niż 130 nm. Dla porównania rybosomy komórkowe mają długość około 20 nm. Kryształ masywnego krzemu ma stałą sieciową 0,543 nm, więc takie tranzystory mają średnicę rzędu 100 atomów . Toshiba i Sony ogłosiły proces 65 nm w 2002 r., zanim Fujitsu i Toshiba rozpoczęły produkcję w 2004 r., a następnie TSMC rozpoczęło produkcję w 2005 r. Do września 2007 r. Intel , AMD , IBM , UMC i Chartered również produkowały 65 nm chipy.

Chociaż rozmiary obiektów mogą być narysowane jako 65 nm lub mniej, długości fal światła używanego do litografii to 193 nm i 248 nm. Wytwarzanie cech subfalowych wymaga specjalnych technologii obrazowania, takich jak optyczna korekcja bliskości i maski przesunięcia fazowego . Koszt tych technik znacznie zwiększa koszt wytwarzania półprzewodników o podfalowej długości fali, przy czym koszt rośnie wykładniczo z każdym zaawansowanym węzłem technologicznym. Co więcej, koszty te są zwielokrotniane przez rosnącą liczbę warstw maski, które muszą być drukowane z minimalnym skokiem, oraz zmniejszenie wydajności z drukowania tak wielu warstw przy najnowocześniejszej technologii. W przypadku nowych projektów układów scalonych ma to wpływ na koszty prototypowania i produkcji.

Grubość bramki, kolejny ważny wymiar, została zmniejszona do zaledwie 1,2 nm (Intel). Tylko kilka atomów izoluje część „przełącznikową” tranzystora, powodując przepływ przez nią ładunku. Ten niepożądany efekt, wyciek , jest spowodowany tunelowaniem kwantowym . Nowa chemia dielektryków bramek o wysokiej wartości must musi być połączona z istniejącymi technikami, w tym polaryzacją podłoża i wielokrotnymi napięciami progowymi, aby zapobiec wyciekom z nadmiernego zużycia energii.

Artykuły IEDM firmy Intel z 2002, 2004 i 2005 ilustrują trend w branży, że rozmiary tranzystorów nie mogą się już skalować wraz z pozostałymi wymiarami funkcji (szerokość bramki zmieniła się tylko z 220 nm na 210 nm, przechodząc od technologii 90 nm do 65 nm ). Jednak interkonekty (metalowe i wielowarstwowe) nadal się kurczą, zmniejszając w ten sposób powierzchnię i koszt chipów, a także skracając odległość między tranzystorami, co prowadzi do bardziej wydajnych urządzeń o większej złożoności w porównaniu z wcześniejszymi węzłami.

Przykład: proces Fujitsu 65 nm

  • Długość bramki: 30 nm (wysoka wydajność) do 50 nm (niska moc)
  • Napięcie rdzenia: 1,0 V
  • 11 warstw łączących Cu z użyciem krzemionki nano-klastrującej jako dielektryka o ultraniskiej
  • Skok metalu 1: 180 nm
  • Źródło/drenaż krzemku niklu
  • Grubość tlenku bramki: 1,9 nm (n), 2,1 nm (p)

W rzeczywistości istnieją dwie wersje tego procesu: CS200, skupiająca się na wysokiej wydajności i CS200A, skupiająca się na niskim poborze mocy.

Procesory wykorzystujące technologię produkcji 65 nm

Bibliografia

Źródła

Poprzedzony
90 nm 		Procesy produkcyjne MOSFET Następca
45 nm